一文看懂晶圆厂相关的工艺、技术和其他

基本概念科普

什么是纳米（nm）

这是一个单位，也就是1米的十亿分之一。用一个指甲来作比喻的话，那就是说试着把一片指甲的侧面切成10 万条线，每条线就约等同于1 纳米，由此可略为想像得到1 纳米是何等的微小了。

图1

拿现在最常被提到的14nm制程来说，这里所指14nm的，是指在芯片中，线最小可以做到14纳米的尺寸，下图为传统电晶体的长相，以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？左下图中的L就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从Drain端到Source端。

拿现在最常被提到的14nm制程来说，这里所指14nm的，是指在芯片中，线最小可以做到14纳米的尺寸，下图为传统晶体管的长相，以此作为例子。缩小晶体管的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？左下图中的L就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从Drain端到Source端。

图2

还是看不懂？没关系，我们再来点具体的介绍。

看看知乎网友郭二是怎么解析的：

用一个反相器的图来说明一下。

图3

从图3我们可以看出：

PMOS接Vdd的一端是源端S(p)，接输出的一端是D(p)，接Vin的是栅端G(p)。

NMOS接Vss的一端是源端S(n)，接输出的一端是D(s)，接Vin的是栅端G(s)。

图4

下面这两张图是CMOS反相器的版图，即俯视图。一张没有做标记，一张做了标记。电路图是做设计时的一种抽象的符号，而版图则是在工厂生产电路的时候，需要的投影模板的形状，所以它必须是俯视图。集成电路的生产是在硅片上不断用各种形状的掩膜版遮挡住不要被光线曝光的部分，来进行生产的（具体细节找本工艺书或者集成电路的书都会有粗略的介绍）。

图5

做标记的图中，上边是PMOS，下边是NMOS，连接两个MOS管的是多晶硅，数字电路一般硅的长度L是固定的，取工艺最小值，比如你选择的工业是28nm，那么L=28nm，而Wp和Wn则是设计标准单元的工程师可以调节的参数，用来追求某些指标，比如面积要小，驱动能力要强，延迟要小等等。那么这个L就是指PMOS管和NMOS管中，有源区之间的距离，即源区（S）和漏区(D)之间的距离。具体在下文中还有介绍。

图6

下面两张图是p衬底n阱工艺的反相器的截面图和剖面图，比其版图的俯视图而言，更立体化形象化。

图7

图3是一个PMOS管的剖面图，L就是指两个有源区之间的距离（源极和漏极之间的距离），当栅（图中的门级）通低电平时，会在两个有源区之间的栅的下方形成反型层沟道，这个L就是指的沟道的长度，而源漏的宽度决定了栅下面沟道的宽度，虽然往往管子的宽度比长度在数值上要大，这违背了我们中学的长方形的长与宽的概念，但这里的长指的是沟道的长度，即工艺最小能达到的尺寸。

图8

到这里看懂了么？没看懂就翻回去多看几次。

但有一点需要强调的是，虽然工艺现在已经到了14nm，10nm，7nm甚至有厂商在测试5nm。但这个宽度不会无限的缩小。因为当我们将晶体管缩小到20 纳米左右时，就会遇到量子物理中的问题，让晶体管有漏电的现象，抵销缩小L 时获得的效益。

作为改善方式，就是导入FinFET（Tri-Gate）这个概念，如右上图。在Intel 以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。

图9

更重要的是，藉由这个方法可以增加Gate 端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。

最后，我需要说明一下为什么会有人说各大厂进入10 纳米制程将面临相当严峻的挑战，主因是1 颗原子的大小大约为0.1 纳米，在10 纳米的情况下，一条线只有不到100颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。

如果无法想像这个难度，可以做个小实验。在桌上用100 个小珠子排成一个10×10 的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使他形成一个10×5 的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。

FinFET是什么东西

在前文我们提到，业界为了在缩小制程的同时，减小晶体管的漏电现象，就引入了Finfet的概念。所以我们也有必要先对这个概念进行解析一下。在开始之前，我们先对FET来个解析。

FET的全名是“场效晶体管（Field Effect Transistor，FET）”，先从大家较耳熟能详的“MOS”来说明。MOS的全名是“金属－氧化物－半导体场效电晶体（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）”，构造如图10所示，左边灰色的区域（硅）叫做“源极（Source）”，右边灰色的区域（硅）叫做“漏极（Drain）”，中间有块金属（红色）突出来叫做“闸极（Gate）”，闸极下方有一层厚度很薄的氧化物（黄色），因为中间由上而下依序为金属（Metal）、氧化物（Oxide）、半导体（Semiconductor），因此称为“MOS”。

图10

MOSFET 的工作原理很简单，电子由左边的源极流入，经过闸极下方的电子信道，由右边的漏极流出，中间的闸极则可以决定是否让电子由下方通过，有点像是水龙头的开关一样，因此称为闸；电子是由源极流入，也就是电子的来源，因此称为源；电子是由漏极流出。

·当闸极不加电压，电子无法导通，代表这个位是 0，如图一（a）所示；

·当闸极加正电压，电子可以导通，代表这个位是 1，如图一（b）所示。

MOSFET 是目前半导体产业最常使用的一种场效晶体管（FET），科学家将它制作在硅晶圆上，是数字讯号的最小单位，一个 MOSFET 代表一个 0 或一个 1，就是计算机里的一个位（bit）。计算机是以 0 与 1 两种数字讯号来运算；

我们可以想象在硅芯片上有数十亿个 MOSFET，就代表数十亿个 0 与 1，再用金属导线将这数十亿个 MOSFET 的源极、汲极、闸极链接起来，电子讯号在这数十亿个 0 与 1 之间流通就可以交互运算，最后得到使用者想要的加、减、乘、除运算结果，这就是计算机的基本工作原理。晶圆厂像台积电、联电，就是在硅晶圆上制作数十亿个 MOSFET 的工厂。

MOSFET 的结构自发明以来，到现在已使用超过 40 年，当闸极长度缩小到 20 奈米以下的时候，遇到了许多问题，其中最麻烦的是当闸极长度愈小，源极和汲极的距离就愈近，闸极下方的氧化物也愈薄，电子有可能偷偷溜过去产生漏电（Leakage）；另外一个更麻烦的问题，原本电子是否能由源极流到汲极是由闸极电压来控制的，但是闸极长度愈小，则闸极与通道之间的接触面积（图一红色虚线区域）愈小，也就是闸极对通道的影响力愈小，要如何才能保持闸极对通道的影响力（接触面积）呢？

因此美国加州大学伯克莱分校胡正明、 Tsu-Jae King-Liu、Jeffrey Bokor 等三位教授发明了鳍式场效晶体管（Fin Field Effect Transistor，FinFET），把原本 2D 构造的 MOSFET 改为 3D 的 FinFET，如图11所示，因为构造很像鱼鳍 ，因此称为鳍式（Fin）。

图11

和传统的平面型晶体管相比，FinFET器件可以提供更显著的功耗和性能上的优势。许多晶圆厂已经上马16纳米或14纳米的FinFET工艺。虽然该技术具有巨大的优势，但也带来了一些新的设计挑战，它的成功，将需要大量的研发和整个半导体设计生态系统的深层次合作。

一个挑战被称为“宽度量化”，它是因为FinFET元件*好是作为常规结构放置在一个网格。标准单元设计人员可以更改的平面晶体管的宽度，但不能改变鳍的高度或宽度的，所以*好的方式来提高驱动器的强度是增加鳍的个数。增加的个数必须为整数, 添加四分之三的鳍是不允许的。

另一个挑战来自三维技术本身，因为三维预示着更多的电阻的数目（R）和电容（C）的寄生效应，所以提取和建模也相应困难很多。设计者不能再只是为晶体管的长度和宽度建模，晶体管内的Rs和Cs，包括本地互连，鳍和栅级，对晶体管的行为建模都是至关重要的。还有一个问题是层上的电阻。 20纳米的工艺在金属1层下增加了一个局部互连，其电阻率分布是不均匀的，并且依赖于通孔被放置的位置。另外，上层金属层和下层金属层的电阻率差异可能会达到百倍数量级。

另外，由于其自身埋氧化物和绝缘介质较低的导热性能，使得Finfet自发热也成为该技术一块绊脚石。自发热如果得不到很好的解决，这将对Finfet器件的性能及稳定性等带来较大的影响。

作为一种新技术与传统技术相比，传统MOS管拥有成熟的电路设计技术及规范。然而，FinFET相对传统MOS器件来讲，在电路设计方面，缺少大量的单元库和IP的支持，这需要未来投资大量人力物力去完善解决。数字设计工程师也会发现新的和更复杂的设计规则，双图形着色的要求，和更加严格的单元和pin位置的限制。最后，有些SoC设计人员还会被要求来设计和验证上百万门级别的芯片。设计师将需要在更高的抽象层次上工作和大量重复使用一些硅IP。

FD-SOI的互补

前面提到了FinFET的出现，解决了很多晶体管面对的一些问题，但在文章末尾也谈到了FinFET可能面对的挑战。于是就有了一个FD-SOI的互补。我们来了解一下。

图12

FD-SOI，有时也称Ultra-Thin Body；UTB)制程技术，FD-SOI是一项利用成熟的平面工艺的创新技术，FinFET是一种新的互补式金氧半导体(CMOS)晶体管。两者都允许晶体管的全耗尽操作，从这点来说两者相似，相比传统的bulk技术，在能耗和性能表现方面来说这两者更加优越。除了复杂性的差异外，完全绝缘的技术在平面上运行有一些优势。FinFET通过密度更高的晶体管可以带来稍好的数字性能 ，而FD-SOI也有关键优势：

第*是，晶体管的混合信号性能方面。由于3D晶体管的外形因素，3D结构实际上会构成大型的已开发平面，增加寄生电阻。FD-SOI在混合信号方面主要得益于自然的2D晶体管，由于无掺杂及负偏压操作能力，其性能甚至超过了传统的平面bulk CMOS工艺。

第二是，技术成本低。FinFET需要大量的双重图形层才能实现微小几何形的垂直结构。FD-SOI能够在28nm节点上实现成本平价，同时在更先进的技术节点上进一步优化芯片成本。FD-SOI晶圆作为预处理的晶圆，比bulk silicon价格更贵，随着更多先进技术的出现和光刻成本的激增，节省的多重光罩成本可以完全抵消FD-SOI基板的预处理成本差额。

第三是，技术研发周期短。FinFET的制造工艺复杂，相比2D晶体管来说，采用3D结构不管是工艺还是设计流程都更难掌控。而FD-SOI简化了bulk工艺流程，实施起来非常方便，因此研发时间缩短。

国际晶圆厂现状

现在的晶圆厂有两种类型：一种是不做上游设计，只做晶圆代工生产的FAB，台积电、联电、中芯国际、格罗方德等就是当中的代表；另一种是类似英特尔和三星的IDM，就是覆盖了从设计到生产到销售的整个流程。

他们各自的晶圆厂也各有其特点。

全球晶圆厂营收排行

根据IC Insights早前发布的*新一版 2016 McClean Report研究报告，2015年全球晶圆代工厂(包括纯晶圆代工服务业者以及IDM厂商的代工业务)排行榜。台积电(TSMC) 是晶圆代工产业的2015年销售业绩龙头，去年销售额达到了264亿美元；而台积电的2015年业绩是排名第二的GlobalFoundries之五倍 (就算后者的业绩在2015下半年加计了IBM的芯片制造业务)，是排名第五的中国晶圆代工业者中芯国际(SMIC)之十二倍。

如 下方图表所示，在该排行榜上只有两家是IDM厂（为什么没有Intel，是因为他们没单独做统计么？求解析！），包括三星(Samsung)与富士通(Fujitsu)，因为IBM与韩国业者Magnachip已经跌 出排行榜之外；而尽管流失大部分来自苹果(Apple)的业绩，三星仍然是2015年IDM厂商晶圆代工业务龙头，其业绩是富士通的三倍。

要 说明汇率波动对IC产业销售额的剧烈影响，从台积电的2015年成长率可见一斑──该公司的年度成长率为6%，是其所在地货币成长率(11%)的一半左 右，因此虽然该公司年度业绩以台币计算(新台币8,405亿元)的成长率有达到10%目标、甚至更佳，但是换算成美元后成长率仅剩6%。

从 台积电的业绩也可看出Apple订单有多么重要──该公司去年的晶圆代工业绩成长了1.464亿美元，而来自Apple的业绩则增加了1.990亿美元， 超过了台积电2015年晶圆代工业绩增加金额的100%，因此若没有Apple，台积电去年的晶圆代工业绩会衰退2%，比该公司实际成长率6%减少了8个 百分点。

图13·  2015年全球晶圆代工业者排行榜(包括纯晶圆代工服务业者以及IDM厂的晶圆代工业务)

全球晶圆代工业绩排名第二的GlobalFoundries，在2015年7月初合并了IBM的IC业务；在此要注意的是，除了IBM在2014年创造的5.15亿美元的IDM晶圆代工业绩，该公司在该年度还有约10亿美元的IC营收内部转移。

因 此GlobalFoundries的2015年第四季销售业绩为14亿美元左右，年度营收运转率(annual run-rate)为56亿美元，约比该公司2015年销售额50亿美元高出12%。若不加计下半年并入的IBM业绩，GlobalFoundries的 2015年销售额衰退2%。

在上方图表所显示的2015年全球前十三大晶圆代工业者的总营收为467亿美元，占据年度整体晶圆代工产业销售额503亿美元的93%，比两年前2013年时的91%多了2%。随着晶圆代工产业进入门坎越来越高，IC Insights预期此比例随来还将继续增加。

知名晶圆厂的*新工艺进展

在摩尔定律的推动下，半导体工艺制程也在快速推进，具体就表现在TSMC、三星和Intel这几个领头羊身上。我们来看一下他们各自的工艺进展。

大体进展

2015年Intel、三星、TSMC都已量产16/14nm FinFET工艺，下一个节点是明年的10nm，而10nm之后的半导体制造工艺公认越来越复杂，难度越来越高，甚至可能让摩尔定律失效，需要厂商拿出更多投资研发新技术新材料。

TSMC在FinFET工艺量产上落后于Intel、三星，不过他们在10nm及之后的工艺上很自信，2020年就会量产5nm工艺，还会用上EUV光刻工艺。

TSMC日前举行股东会议，虽然董事长张忠谋并没有出席，不过两大联席CEO刘德音、魏哲家及CFO何丽梅都出席了会议，公布了TSMC公司Q2季度运营及技术发展情况，该公司调高了今年的资本支出到95-105亿美元，高于Intel公司的90-100亿美元，显示对未来发展的看好。

至于工艺进展，刘德音公布了TSMC的2020路线图，认为EUV光刻工艺在2020年时能有效降低量产5nm工艺的成本，TSMC计划在5nm节点上应用EUV工艺以提高密度、简化工艺并降低成本。

目前TSMC公司已经在7nm节点研发上使用了EUV工艺，实现了EUV扫描机、光罩及印刷的工艺集成。TSMC表示目前他们有4台ASML公司的NX:3400光刻机在运行，2017年Q1季度还会再购买2台。

之前有报道称三星也购买了ASML公司的量产型EUV光刻机，目的是在2017年加速7nm工艺量产。

EUV是新一代半导体工艺突破的关键，但进展一直比较缓慢，至少比三星、TSMC两家的嘴炮慢得多——早前TSMC宣称在2016年的10nm节点就能用上EUV工艺，之后又说7nm节点量产EUV工艺，但现实情况并没有这么乐观，现在他们的说法也是2020年的5nm节点，跟Intel的预计差不多了。

5nm还很遥远，10nm及7nm还比较现实，TSMC表示他们的10nm工艺已经有三个客户完成流片，虽然没公布客户名称，但用得起10nm工艺的芯片也就是苹果A10、联发科X30（被海思、展讯刺激的联发科在X30上爆发了）以及海思新一代麒麟处理器，流片的估计就是这三家了。

TSMC表示今年底之前还会有更多客户的10nm芯片流片，该工艺将在2017年Q1季度量产。

至于7nm，TSMC表示他们已经提前256Mb SRAM芯片，进展顺利，CEO表示相信TSMC的7nm工艺在PPA密度、功耗及性能方面要比对手更出色，已经有高性能客户预计在2017年上半年流片，正式量产则是在2018年。

专家分析

市场研究机构Linley Group首席分析师Linley Gwennap也表示，英特尔(Intel)将在10nm工艺优于台积电(TSMC)与三星(Samsung)，就像在14nm时一样。VLSI Research首席执行官G. Dan Hutcheson认为，台积电即将量产的10nm工艺将大幅超越英特尔的14nm节点，而且台积电正以较英特尔更快的速度超前进展。此 外，International Business Strategies (IBS)创办人兼首席执行官Handel Jones则指出，英特尔与台积电的10nm工艺技术性能旗鼓相当。

但各方均同意，有多种变量决定了组件如何制造，对于不同类型芯片的影响也各不相同。分析师们还把责任归咎于营销部门，认为他们经常是让情况变得更加模糊，而非厘清现实。

“事实上，没有一种衡量方式能够决定一项技术的性能、功耗与晶体管密度，”Jones说，“金属层M1间距十分重要，但局部互连也会影响到布线的闸极密度与性能；闸极间距对于闸极密度相当重要，但鳍片高度也明显影响性能。”

“互连延迟正成为重大的挑战，尤其是在10nm时有80%的性能都取决于互连延迟的影响，”他补充说。

从Linley Group的衡量指标来看，英特尔比台积电和三星更具优势

FinFET的高度与线宽可作为衡量技术节点与芯片制造商实力的良好指针。Hutcheson认同这一观点，他并表示，SRAM的单元尺寸也值得考虑。

但是，“我认为技术进展的终极衡量标准在于随着每一技术节点倍增密度的能力，”Hutcheson说，“英特尔至今在每一节点都达到了这一目标。”

也就是说，台积电在10nm达到的M1金属层间距已能“完整微缩(~70%)，领先英特尔的14nm，”Hutcheson强调，英特尔持续14nm节点也已经2年了。

随着近期披露10nm与7nm计划，“台积电不仅证明拥有扳回胜局的魔力，同时还踩着比任何人更快的进展步调，”他补充说。

同时，尽管在今年1月，一些业者还不那么看好其16/14 nm节点，但台积电目前的16nm节点“在相同的时间架构下，已经在营收与良率方面双双超越了28nm，”他强调。

节点性能与名称无关？

Gwennap表示，技术节点的传统衡量标准是晶体管尺寸，亦即所测得的最小闸极长度。然而，归功于市场营销的努力，如今的节点名称不再与闸极测量结果吻合了，“但其差距也不算太大——英特尔14nm工艺的闸极长度约相当于三星(Samsung)的20nm。”

不过，Gwennap说，台积电和三星目前“在速度与密度方面都远落后英特尔的14nm工艺，”以此来看，他认为三星的节点更适合称为17nm，台积电则为19nm。“预计在10nm时的情况类似…三星与台积电将在速度与密度方面落后英特尔约一至半个节点。”

然 而，光是最小闸极长度并不足以决定一切，Chipworks*深研究员兼技术分析师Andy Wei表示，“定调一项技术是否最优，高度取决于与面积微缩有关的工艺成本。而这可归结为比较布线单元级的技术能力，以及达到该密度所需的成本，Chipworks正是以此作为基准”。

Linley Group认为，三星可望最先推出10nm工艺，但英特尔的表现会更优

自从德州仪器(TI)为了如何衡量闸极长度而战，工艺节点的命名之争已经持续25年了。Hutcheson说，TI采用有效闸极长度，而硅谷芯片制造商则以更大的闸极长度作为指标。

在1990年代，当线宽微缩至纳米级时，“新的论据认为闸极长度不再适用，因为蚀刻削薄而使M1金属级间距成为更适合的标准——不过却仍由闸极长度决定性能。”

其后，台积电宣称其40nm工艺比英特尔使用的45nm节点更好，但除了“更好”似乎也没提出任何指标，Hutcheson指出，“从那时起，就一直有点像 是‘各自表述’一样。例如，Globalfoundries的32nm和28nm之间真正的差异是32nm是SOI工艺，28nm则是bulk工艺。”

台积电已经明确表示其16nm工艺采用20nm的后段工艺技术——FinFET晶体管层迭于顶部。在最近于圣荷西举行的会议，台积电表示，其7nm节点将会 较其10nm工艺密度更高1.63倍，Chipworks的Wei说，“这使得2种尺寸微缩0.7倍的性能提高还不到2倍，而节点名称微缩了0.7倍。”

“市场营销元素强烈影响节点的命名，而且着眼于顶级规格，但设计工程师知道他们所选择的技术优点，”Jones表示。毕竟，“只要工艺技术快速、低功耗且低成本，那么怎么称呼都不重要。”